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项目竞品项目
syntacore/scr1
SCR1 is a high-quality open-source RISC-V MCU core in Verilog
chipsalliance/Cores-VeeR-EH1
VeeR EH1 core
chipsalliance/Cores-VeeR-EL2
VeeR EL2处理器内核
Limine-Bootloader/Limine
现代、先进、可移植、多协议引导加载程序与启动管理器。
ucb-bar/chipyard
一个敏捷的RISC-V SoC设计框架,包含顺序执行内核、乱序执行内核、加速器等组件