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risc

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pulp-platform/croc

SystemVerilog

一款面向教育的PULP片上系统，易于理解与扩展，并提供完整的物理设计流程。

asic riscv rtl-design
pulp-platform
pulp-platform 开发者
239
119
1.1k
+1
排名 #7
5月19日
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riscv/riscv-unified-db

Ruby

该单仓库包含一个机器可读的 RISC-V 规范数据库以及工件生成工具。

risc-v riscv
riscv
riscv 开发者
203
234
1k
排名 #18
8月1日
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ucb-bar/saturn-vectors

Assembly

Chisel RISC-V 向量 0 实现

chisel cpu microarchitecture
ucb-bar
ucb-bar 开发者
155
36
1.2k
+1
排名 #12
8月13日
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IBM/chiffre

Scala

基于Chisel和FIRRTL的故障注入框架

chisel fault-injection firrtl
IBM
IBM 开发者
37
14
846
+1
排名 #6
5月17日
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Purdue-SoCET/atalla

SystemVerilog

开源人工智能加速器堆栈，集成计算、内存与软件——从RTL到PyTorch。

co-design computer-architecture ppci
Purdue-SoCET
Purdue-SoCET 开发者
24
4
851
排名 #6
2月6日
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Tencent/ncnn

C++

ncnn专为移动平台优化的高性能神经网络推理框架

android arm-neon artificial-intelligence
Tencent
Tencent 开发者
0
0
1.7k
排名 #14
9月12日
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