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chipsalliance

chipsalliance/caliptra-ss

SystemVerilog 活跃
853
2026-09-18
52
+0
#7
61

项目介绍

Caliptra子系统硬件设计资料,包含Caliptra可信根IP及附加制造商控制模块

HW Design Collateral for Caliptra Subsystem, which comprises Caliptra RoT IP and additional manufacturer controls.

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项目健康度

B
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良好
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社区 9/17

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项目信息

作者 chipsalliance
来源 GitHub
周期 每日
仓库ID chipsalliance/caliptra-ss
最新提交 2026-09-18 23:27:34
第一收录 2026-08-05 08:01:08
最后更新 2026-09-19 08:03:27

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