verilog

数字逻辑设计工具与模拟器

Chisel：一种现代硬件设计语言

Verilator开源SystemVerilog模拟器与代码检查系统

一种对FPGA友好的32位RISC-V CPU实现

CORE-V CVA6 是一款高度可配置的 6 级 RISC-V 内核，适用于应用程序和嵌入式应用程序。应用程序类配置能够启动 Linux。

CORE-V CVA6是高度可配置的6级RISC-V处理器核心，适用于应用级和嵌入式场景，应用级配置支持启动Linux

基于Scala的硬件描述语言

XLS：加速硬件综合

用于高性能片上通信的AXI SystemVerilog可综合IP模块与验证框架。

Haskell到VHDL/Verilog/SystemVerilog编译器

基于RISC-V指令集架构的开源GPU设计，采用Verilog实现

在FPGA上通过HDMI传输视频/音频

OpenPiton平台

CORE-V系列RISC-V内核的功能验证项目

用于检查是否符合SystemVerilog标准的测试套件。

一款面向教育的PULP片上系统，易于理解与扩展，并提供完整的物理设计流程。

简易单端口AXI存储器接口

高质量且可组合的SystemVerilog RTL库